如何優(yōu)化和驗證電子電路的設(shè)計過程

傳統(tǒng)過程將驗證留給實(shí)驗室原型測試，或者在設(shè)計的最后階段進(jìn)行。

但是，在后期進(jìn)行設(shè)計糾正會明顯浪費(fèi)成本和時間，并且無法從根本上分析問題的原因或找到解決問題的方法。

這也使傳統(tǒng)的仿真驗證成為電子電路設(shè)計項目開發(fā)過程中的一個困難瓶頸。

加快審查的唯一選擇是減少每次設(shè)計驗證的范圍和頻率。

重新設(shè)計造成的成本隱藏在產(chǎn)品的整個生命周期中。

根據(jù)LifecycleInsights報告，每個項目平均進(jìn)行2.9次設(shè)計翻新，平均而言，每次設(shè)計翻新都會導(dǎo)致項目延遲8.5天。

，這直接導(dǎo)致了約44,000美元的成本損失。

除了這些特定損失外，產(chǎn)品生命周期中涉及的潛在成本（例如維護(hù)成本，品牌聲譽(yù)，問題管理成本等）可能會為整個項目開發(fā)積累更高的成本。

進(jìn)行重新設(shè)計的主要原因是：設(shè)計仿真分析的覆蓋范圍不足，以及人工審核期間的疏忽。

那么如何優(yōu)化設(shè)計流程呢？設(shè)計工程師需要執(zhí)行多個“內(nèi)部循環(huán)”。

在將設(shè)計移交給分析專家之前，通過“減輕”負(fù)擔(dān)來增加驗證的吞吐量。

分析專家。

在整個工程項目中，讓仿真驗證驅(qū)動設(shè)計變更，而不僅僅是憑經(jīng)驗。

在傳統(tǒng)的驗證過程中，大多數(shù)公司僅驗證具有明確目標(biāo)的部件，例如DDR總線，SerDes差分線的一部分以及重要芯片的PDN阻抗。

但是，將模擬限制在這些區(qū)域?qū)⑹乖S多同樣重要的問題被忽略。

在復(fù)雜的設(shè)計中，數(shù)以千計的通用信號，電網(wǎng)爬電效應(yīng)，PDN信號環(huán)路形成的天線效應(yīng)等均無法實(shí)現(xiàn)傳統(tǒng)的仿真過程。

覆蓋。

西門子EDA建議使用混合驗證過程來解決仿真覆蓋率和仿真效率問題。

驗證工作通過自動化方式分為多個部分，由團(tuán)隊中的不同工程師進(jìn)行處理。

通過自動化平臺，工程師將能夠在設(shè)計過程中通過標(biāo)準(zhǔn)化過程對項目進(jìn)行高覆蓋，快速且多次迭代的仿真或驗證，而不會產(chǎn)生過多的學(xué)習(xí)成本。

如何從根本上優(yōu)化仿真驗證過程是系統(tǒng)設(shè)計人員面臨的主要挑戰(zhàn)。